1. 概述

本设计采用FPGA技术，将CMOS摄像头(DVP接口)的视频数据经过采集、存储、处理、帧率转换，最终通过HDMI接口显示在电视屏幕上。

2. 硬件系统框图

CMOS采用分辨率为1080p的摄像头芯片，FPGA采用ALTERA公司的CYCLONE IV，FLASH采用EPCS64，DDR2采用Hynix公司的1Gb内存条，HDMI采用Silicon Image公司的SiI9134。

3. FPGA逻辑框图

FPGA各部分逻辑模块如下图所示：

CMOS Capture，采集CMOS摄像头视频数据；

I2C Master，配置CMOS芯片；

DDR2 Control，配置与控制DDR2芯片组，实现读写仲裁；

FIFO Write，将采集到的视频数据跨时钟域地写进DDR2中；

FIFO Read，将DDR2中的数据跨时钟域地读出给后续图像处理模块；

Frame Buffer，负责FIFO Write和FIFO Read的调度，实现帧率转换；

RAW to RGB，将原始RAW8数据转换成RGB888数据；

RGB to YCbCr，将RGB888数据转换成YCbCr444数据；

YC444 to YC422，将YC444的数据转换成YC422的数据给HDMI TX模块；

HDMI TX，将处理好的视频数据发送给HDMI PHY芯片，同时通过I2C接口配置HDMI PHY芯片。

4. CMOS配置

摄像头芯片支持最高1080p30帧的输出，参考寄存器配置如下：

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5. 显示结果

电视显示1080p30的视频信号，图像中的色卡表明颜色显示正常。